浅谈现代集成电路芯片制造工艺

浅谈现代集成电路芯片制造工艺

全球90%以上集成电路都是CMOS工艺制造的，经历了半个多世纪发展进化，芯片集成度从一个芯片包含几十个器件进化到几十亿个器件。从上世纪60年代MOS器件采用铝栅工艺，70年代采用了硅栅工艺，铝线互连，进化到现代集成电路采用高K金属栅、超低k介质多层铜线互连，以及FD-SOI和FinFET立体结构。工艺也越来越复杂。下面就纳米级体硅平面型CMOS集成电路工艺流程，展现芯片先进制程不断丰富现代集成电路制造过程。

一）60~70年代mos集成电路芯片工艺流程 ：

1.衬底制备—2.氧化—3.光刻源漏区—4.漏源扩散—5.光刻—6.栅氧化——7.光刻接触孔—8.蒸发铝—9.光刻互联引线—10合金—11.淀积钝化层—12.光刻压焊盘—13.测试。

二）近代28nm集成电路芯片工艺流程：

（1）衬底制备：详见下述主要工序1~3. （2）浅槽隔离;下述主要工序4~10。（3）双阱制作11~15.（4）虚拟栅极16~22.（5）LDD与侧墙23~31.（6）漏源制作。32~34。（7）金属硅化物35~40.（8）ILD 41~45.（9）高K金属栅替换46~56.（10）钨栓及接触孔57~67.（11）超低k介质IMD. 68~74.（12）第一层铜布线1.75~78.（13）超低k介质与通孔和第二层铜布线79~94.（14）顶层布线95~96.（15）钝化层及测试97~99。

主要工序如下：

1.衬底制备—2.氧化初始层—3.光刻晶圆编码/对准标记—4.热氧化/淀积氮化硅—5.光刻/刻蚀氮化硅/氧化硅/硅浅槽—6.热氧化—7.STI隔离淀积—8.RTA—9.CMP—10.去除氮化硅/氧化硅—11.热氧化（牺牲氧化层）—12.N/P阱光刻—13.双阱分别阱注入—14.阈值电压调整注入—15.RTA退火—16.HF清洗—17.栅氧化（虚设临时氧化层）—18.多晶硅栅淀积/淀积氮化硅硬掩膜—19.光刻硬掩膜—20.去胶—21.刻蚀多晶硅栅/氧化层（虚设临时栅）—22.生长氧化层—23.淀积氮化硅补偿隔离（侧墙1）—24.刻蚀—25.氧化—26.N/P分别光刻LDD区—27.分别N/PLDD+口袋注入—28.RTA退火—29.淀积氧化硅/氮化硅主隔离（侧墙2）—30.刻蚀—31.氧化—32.N/P源漏分别光刻—33.N/P分别漏源注入——34.RTA退火—35.淀积金属硅化物阻挡层—36.光刻—37.清洗自然氧化层—38.淀积镍铂合金/氮化钛—39.金属硅化物RTA1/清洗—40.RTA2—41.淀积氮氧化硅—42磷硅玻璃—43.淀积二氧化硅—44.淀积氮氧化硅—45.CMP（停止在多晶硅栅层）—46.光刻—47.去除多晶硅—48.去除临时栅氧化层—49.清洗—50.淀积界面氧化层—51.淀积高k介质—52.淀积覆盖层—53.淀积p型功函数金属—54.光刻打开nmos去除p型功函数金属—淀积n型功函数金属—55.光刻打开n/pmos栅—56.淀积氮化钛/钛/铝层（替换为高k金属栅）注1：—57.ILD2淀积—58.CMP—59.光刻接触孔—60.刻蚀接触孔—61.测量接触孔关键尺寸—62.PVD前氩离子清洗表面—63.淀积钛—64.淀积氮化钛—65.RTA—66.淀积钨—67.CMP钨—68.（淀积IMD1超低k介质：）淀积SiCN—69.淀积SiCOH—70.淀积二氧化硅—71.淀积硬掩膜—72.光刻/刻蚀硬掩膜—73.刻蚀SiCOH—74.去除SiCN—75.淀积钽/氮化钽—76.PVD铜种子层—77.电镀—78.铜CMP—79.清洗—80.淀积SiCN（IMD2）—81.淀积SiCOH—82.淀积SiCN（刻蚀停止层）—83.再淀积SiCOH—84.淀积二氧化硅—85.淀积硬掩膜版—86.光刻/刻蚀（SiCN停止层）—87.去除SiCN—88.刻蚀SiCOH—89.去除SiCN—90.淀积钽/氮化钽—91.淀积铜种子层—92.电镀铜—93.铜CMP—94.铜清洗.......95次顶层IMD—96.顶层金属铝—97.钝化层—98.光刻/刻蚀压焊盘—99.测试。

注1：替换高k金属栅，I/O区域器件的的栅介质层较厚，核心区栅介质层较薄。需要增加光刻和淀积工序。

注:2：[当源漏极使用应变硅技术时，在上述28nm流程中，中断于完成主隔离侧墙30.之后,1.生长氧化层作为应变硅外延阻挡层—2.pmos/nmos源/漏分别光刻—3.分别刻蚀掉源/漏及衬底连接区—4.分别外延生长nmos生长SiC（同时进行n+掺杂）—5.pmos生长SiGe（同时进行p+掺杂）。]接续28nm流程35.

注3：90nm工艺中不用高k金属栅时，常规栅氧化，从上述28nm流程：中断于阈值电压调整离子注入15之后，1.光刻—2.清除氧化层—3.栅氧化1—4.光刻（打开核心区）—5.去除氧化层—6.去胶清洗—7.栅氧化2—8.淀积多晶硅—9.淀积氮氧化硅硬掩膜—10.光刻/刻蚀硬掩膜—11.去胶后刻蚀多晶硅—12.去除硬掩膜—13.多晶硅氧化—14.淀积氮化硅（补偿隔离）继续28nm上述流程24———后面省略45~56（HKMG），继续57.ILD2淀积及后面流程。

三）高k金属栅HKMG:随着集成度不断提高，器件几何尺寸不断缩小，工艺也在不断改进。经过50多年发展，集成电路制造过程工艺越来越复杂，先进制程不断完善。首先 为了抑制短沟道效应，提高栅极对沟道的控制能力，提高栅极电容，栅氧化层厚度不断减薄。对于厚度大于4nm的栅氧化层，SiO2是理想的绝缘体，不会形成栅漏电流。当纯二氧化硅厚度小于3nm时，衬底的电子以量子形式穿过栅介质进入栅极，形成栅极漏电流。（量子遂穿）栅极漏电导致功耗增加，IC发热且阈值电压飘移，可靠性降低。为提高介质绝缘特性，当特征尺寸达到0.18μm时采用氮氧化硅代替二氧化硅。特征尺寸进入90nm节点，单纯缩小尺寸不能满足器件性能的要求了，于是采用提高氮氧化硅含氮量以增加介电常数k，但SiON厚度低于14Å会严重遂穿，栅极漏电剧增。45nm节点之后氮氧化硅已经不能满足mos器件正常工作的要求，开始使用高k介质HfO2代替SiON来改善栅极漏电问题，同时采用金属栅解决费米能级钉扎和多晶硅栅耗尽问题。尽管在0.35μm技术节点开始采用掺杂多晶硅与金属硅化物（WSi）鈷（镍）多晶硅化物栅叠层代替多晶硅栅，降低了多晶硅栅的电阻。但金属栅电阻要比金属硅化物还要小。

高k金属栅HKMG.采用高k介质材料替代SiO2。二氧化硅k=3.9,氮氧化硅k=4~7，高K介质(HfO2和,HfSiON）=15~25。同样等效氧化层厚度时，高k材料的物理厚度是SiO2的3~6倍。因此用较厚的高k介质即避免了遂穿，又能有效控制栅极通断。[EOT=（ko/kh）Th] 注6.

HKMG分为前栅工艺和后栅工艺，45nm及以下HKMG由前栅工艺，(多晶硅栅中嵌入高k介质）技术取代了SiON作为栅氧化层。特征尺寸28nm及更小时，采用栅后工艺，（置换金属栅）。后栅工艺是先制作多晶硅临时栅和栅氧化层，在ILD完成之后刻蚀掉多晶硅临时栅和栅氧化层，由HKMG填充原来多晶硅栅极的位置（栅很小）。工艺对台阶覆盖均匀度要求高，要用原子层淀积ALD淀积高k介质和分别适合pmos与nmos功函数金属。PMOS金属栅采用TiN,（或TaN）NMOS采用TiAlN（或TaAlN）作为功函数金属层。后栅工艺在淀积完功函数金属后，要淀积阻挡层/粘附层Ti/TIN，在CVD铝子晶层之后再淀积铝将金属栅极连接出去（用热铝）。本文后面图示较详细的制造过程。

四）几种集成电路芯片制造先进工艺制程简介：

1.CMP与STI:1990年0.8μm开始采用化学机械抛光CMP，90年代中期（1995年），浅槽隔离（STI）在0.35μm~0.18μm节点STI取代局部氧化隔离LOCOS工艺，提高了芯片面积利用率（器件之间隔离区所占的芯片面积随器件尺寸的减小相对增大，使得寄生电容增加，互连线延长，影响了集成度及速度的提高），精确的控制浅槽关键尺寸CD、沟槽深度和顶部圆角可提高芯片性能和良品率。STI改善寄生晶体管及栓锁效应。此外接触孔工艺中钨抛光代替了反刻工艺。本世纪初铜互联从2001年开始从0.13μm/90nm/65nm到2007年45nm/2010年32nm/28nm/22nm.至今均采用铜互连。

2. I/O接口电路与核心逻辑电路区工作电压不同，栅厚度不同。为了降低工作时功率消耗，核心逻辑电路应用较小的操作电压。例如芯片内部核心区电路操作电压1~1.3V.沟道长50~70nm，栅介质25~30Å，SD扩展结20~30nm。而I/O电路（连接芯片外围电路的接口）电压1.8V/2.5V/3.3V.沟道长;100~200nm,栅介质厚40~70Å，漏源扩展结深300~500Å。核心区器件第一次栅氧化后氧化层被光刻漂洗掉，第二次生长核心区栅氧化层保留，I/O区器件则进行两次栅氧化，氧化层较厚。

3.热载流子注入和LDD：为了提高集成度、提高工作速度降低功耗，器件尺寸不断缩小，但工作电压没有按比率缩小，60年代栅长Lg=20μm,工作电压5V，当栅长L=0.35μm时工作电压3.3V，栅长Lg=45nm时工作电压1V。（栅长缩小20μm/45nm=444倍，而电压缩小5V/1V=5倍）可见工作电压没有按比例缩小。因此沟道电场强度E=V/Lg不断增强（漏极附近电场最强），导致载流子速度不断增加。它们碰撞电离产生新的热载流子进而发生雪崩效应，载流子越过Si/SiO2势壘进入栅极形成栅电流（即热载流子注入效应）。导致器件性能退化。为此采用LDD结构（轻掺杂漏：就是在栅极边界下方与漏源之间形成低掺杂的浅结扩展区，配合重掺杂漏源使漏区掺杂分布变缓，从而降低了漏区附近电场强度。这些浅漏源延伸区的漏源pn结面向沟道的结面积减小，距沟道稍远处连接掺杂较重的结深较深的漏源，形成缓变结使耗尽层相对沟道扩展范围较小）。LDD改善热载流子注入等短沟道效应。（mos器件工作时，载流子从源向漏运动。在漏端高电场获得能量，这些高能载流子不再与晶格保持热平衡，具有高于晶格热能（KT）的能量，故称为热载流子。当器件的漏源区电场能够穿过沟道区并开始对沟道区之间的势垒高度产生影响时，短沟道效应起作用。）见图LDD及电场分布示意。

4.口袋注入：短沟道效应产生亚阈值漏电（栅压未达到强反型（关态）时，栅长0.25μm或更小时漏源漏源耗尽区靠近，出现较大的漏源电流即亚阈值漏电）。为减少亚阈值电流，增加一次沟道离子注入即口袋（pocket）注入以增加沟道区和漏源区衬底的杂质离子浓度，减小漏源与衬底的耗尽区横向扩展宽度（防止漏源穿通）。见示意图口袋注入。

口袋注入用于0.18μ以下的短沟道器件，（注入离子与阱同类型，n阱注入n型杂质，p阱注入p型杂质）注入深度大于LDD深度。

5.侧墙:为了掩蔽LDD结构，防止重掺杂源漏离子注入影响轻掺杂漏，LDD位于侧墙正下方（详见前面的图LDD）。90nm以下节点采用双重侧墙，多晶硅栅刻蚀完淀积一层氮氧化硅50~150Å成为补偿隔离，补偿隔离刻蚀后留下20Å氧化层。LDD注入之后，再做主隔离如图7

6.应力技术：特征尺寸90nm及以下时，短沟道效应亚阈值电流成为发展的阻碍，提高沟道掺杂在一定程度可抑制短沟道效应，但这样会增加沟道库伦散射，使载流子迁移率下降，导致器件速度降低。通过选择性外延应变硅技术可以提高载流子迁移率。（淀积硅在绝缘体上很难成膜，在硅衬底暴露区可外延生长之即选择性外延）NMOS漏源生长SiC,PMOS漏源生长SiGe.此外，随着源漏结深减小，源漏区硅的厚度不足以形成金属硅化物，而外延生长应变硅凸起则增加了与源漏区厚度。

应变硅SiGe嵌入PMOS漏源区，在90nm逻辑芯片工艺首次使用。改善空穴迁移率和接触电阻。可调节阈值电压。器件性能增强。

7.金属硅化物：特征尺寸下降到0.25μm以下，为减小短沟道效应，结深不断缩小，使得有源区电阻增加。金属互联接触孔不断缩小也导致接触层电阻变大，为此采用金属硅化物减低漏源区及引线孔接触电阻（同时多晶硅也形成硅化物）。特征尺寸在0.5μm~0.25μm时采用淀积Ti形成钛金属硅化物，特征尺寸在0.18μm~65nm时采用鈷Co金属硅化物。特征尺寸在65nm以下时采用Ni-Pt金属硅化物。（在镍靶中加入5%~10%的铂），镍铂合金淀积后两次RTA退火形成低阻的金属硅化物。（加入Pt有利于接触面均匀性，阻止镍在硅中快速扩散而导致栅极产生翅膀型镍硅化物。）去除没有反应的NiPt.用稀85℃王水或盐酸+双氧水。但常用硫酸+双氧水比HCl基效果好。为了保护Ni-Pt膜层用PVD淀积盖帽层TiN保护Ni-Pt膜。

8.超低K介质，铜互连：超低k介质IMD铜布线，集成电路中多层金属布线层之间的介质厚度约0.5μm,它们之间的分布电容不可忽略，特别是速度较快时。降低分布电容和连线电阻才能提高器件速度，因而采用铜布线互联同时采用低k介质层减少RC延迟。（0.13μ以上使用铝互联线。0.13μ以下铜互连）。深亚微米器件用低k介质（掺氟硅玻璃代替二氧化硅减小寄生电容），0.25μm技术节点，RC延迟不可忽略了，要降低容抗。由C=KA/d知.因几何尺寸A/d不变，只能减小k。二氧化硅k=4.掺入某些元素，可以降低k。碳掺杂氧化硅CDO介电常数3.0.在65nm采用低k材料≤3.2，纳米器件用超低k材料≤2.5.空气隙架构≤2.0.从而降低C容抗。铜互联代替铝降低R。

例如：通孔1和金属2（双镶嵌）：淀积IMD2：SiCN 500Å,含低k的PECVD氧化硅-黑金刚石6000Å。光刻/刻蚀通孔，通孔中填充BARC并淀积一层LTO,(低温氧化物）光刻刻蚀，布线槽与通孔联通，去除BARC并清洗后淀积Ta/TaN和铜种子层，铜电镀，CMP平坦化。重复上述达到多层布线目的。最顶两层较厚，分别是无源元件电阻电容层和顶层铝电源线及封装用的键合压焊盘窗口。最后淀积氮氧化硅、硼磷硅玻璃、氮化硅层钝化层密封。

9..硬掩膜：为了提高光刻的分辨率和较长时间的抗蚀性能，利用很薄的光刻胶涂在晶圆例如薄氮化硅Si3N4层上，光刻使图形转移到氮化硅上，刻蚀氮化硅，再以氮化硅为掩膜刻蚀晶圆，即可得到高分辨率的图形。这个氮化硅层称为硬掩膜。

10.两次曝光：二重图形技术：即叠加交叉曝光技术。如图甲：两次曝光，两次刻蚀，一层硬掩膜。制作FinFET使用一次曝光，三次刻蚀类似侧墙的技术如图丙：

注4：光刻技术先进制程还有1）离轴照明。2）相移掩膜版。3）氩衍射散射条。4）光学临近效应修正。5）浸没式光刻。6）极紫外线光刻等。据统计晶圆加工全过程时间的50%~60%的步骤是在光刻（黄光微影及刻蚀）区域中。每次光刻都要经过：清洁干燥的晶圆从真空片匣中取出（可脱水烘烤）—用HMDS气相成底膜—旋涂光刻胶—软烘—对准曝光—曝光后烘焙PEB—显影—坚膜烘焙（—腐蚀）这些流程。

显影后都要严格检查：关键尺寸、套刻精度、显影及曝光后缺陷。显影后不合格的晶圆可以返工。刻蚀后也要检查关键尺寸，不合格者停止流片。（为了简洁，本文中只是用光刻二字）

注5:采用金属栅原因：为减少栅极漏电流和栅极电阻，采用高k介质和金属栅极提高器件速度，同时金属栅解决栅极与高k介质相容性问题。先栅工艺中，多晶硅的掺杂浓度有限，栅极加有电压，则其中就会有电场，二氧化硅界面附近处的电子容易被电场吸引到栅金属电极一侧，导致界面附近处出现耗尽层（绝缘层）。从而有效栅介质厚度增加，栅控制能力下降。而金属中有大量电子，因此不会出现耗尽层。

*例如先栅工艺时，高k介质与多晶硅之间嵌入氮化钛解决多晶硅耗尽问题。但在高k金属栅中，金属铪能与多晶硅栅中的硅反应，导致费米能级钉扎效应，降低VT的调节能力。功函数覆盖层则解决费米能级钉扎现象（费米能级钉扎效应就是功函数被拉向禁带中央，阈值电压不能调制）。NMOS功函数4.2eV. 而PMOS功函数5.2eV。因此需要淀积两种不同金属栅材料。NMOS需要铪化物与带更多正电的氧化镧绝缘材料组合调整VT、PMOS要铪化物与带更多负电的绝缘物氧化铝组合。金属栅可以避免费米能级钉扎问题。同时避免多晶硅耗尽效应，提高栅极控制能力，

注6:等效氧化层厚度EOT=（ko/kh）Th .(式中ko kh Th分别是氧化层与高k介质介电常数及高k介质厚度}。同样等效氧化层厚度时，若二氧化硅k=4，二氧化硅厚度=2nm。则EOT=(4/4)2=2。 而用HfO2的k 24，EOT=(4/24)Th.=2,则Th=12.也就是说高k介质HfO2的物理厚度为12nm时的等效氧化层厚度与二氧化硅物理厚度为2nm时相同。

注7：晶圆加工的每一个步骤之前都要进行仔细的干法或湿法清洗，据统计在芯片制造全过程中20%以上的步骤是硅片的清洗：包括干法清洗与湿法清洗（包括硫酸/双氧水/去离子水加热125℃煮、氢氧化铵/双氧水/去离子水75℃清洗，盐酸/双氧水/去离子水75℃清洗，热磷酸清洗，缓冲氢氟酸和稀氢氟酸漂洗等最后用大量去离子水冲洗干净，甩/烘干等）。（为了简洁本文中很少写清洗二字，但实际工作时是惯例不可忽略）

五）集成电路芯片28nm节点CMOS制造工艺流程。

（含高k金属栅HGMG后栅工艺+应变硅技术代替漏源重掺杂+超低k介质多层铜布线）

衬底制备;P型硅/Φ300mm/厚度0.775mm/<100>8~12Ω-cm.

1.浅槽隔离绝缘形成

1.1氧化初始层

1.2光刻晶圆编码/对准标记

1.3热生长氧化层，淀积氮化硅，如图1.

1.4光刻STI。 见图2.

1.5浅槽刻蚀：高密度等离子刻蚀氮化硅/氧化硅（硬掩膜），去胶，刻蚀硅，热氧化（生长衬垫氧化层）见图3 （2）

1.6. HDPCVD淀积二氧化硅5500Å（稍高出平面），RTA退火（让淀积的二氧化硅更坚实），化学机械抛光CMP使晶圆平坦化。去除氮化硅/氧化硅，淀积牺牲氧化层（使离子注入产生散射，避免通道效应，即避免射程过长）。

见图3.（3）

2.双阱形成

2.1光刻打开p阱区域，p阱离子注入，见图4（1）

2.1.1 离子注入硼，深度较大，能量高。降低阱区电阻，防止栓锁效应。

2.1.2离子注入硼，深度较浅，能量较低。用于增加LDD下面阱区杂质浓度。减小耗尽区宽度，防止漏源穿通。

2.1.3注入BF2，深度浅能量低调节nmos阈值电压。去胶。

2.2光刻打开n阱区域，n阱离子注入，

2.2.1 离子注入磷，深度较大，能量高。降低阱区电阻，防止栓锁效应。

2.2.2.离子注入磷，深度较浅，能量较低。用于加大LDD下面阱区杂质浓度。减小耗尽区宽度，防止漏源穿通。

3.3注入砷，深度浅能量低调节pmos阈值电压。

去胶. 见图4（2）

2.3 去胶后在氢气气氛中快速退火RTA 1050℃。30秒。激活注入的杂质离子，修复晶格损伤，同时推进阱的深度。

3.叠层栅极形成，

3.1为提高氧化层质量，降低界面缺陷，用湿法去掉牺牲氧化层SAC-ox,清洗。栅氧-1，栅氧-2 。见图5.

3.1.1栅氧化-1，通入高纯氧气850℃先湿氧再干氧。32Å

光刻打开芯片核心区（覆盖I/O区），HF漂洗掉第一次栅氧化层（I/O区保留），

3.1.2去胶，清洗干净，栅氧化-2，RTO通入高纯氧气干氧热生长第二层栅氧化层23Å（核心区栅介质）。去胶。

注：[芯片内部核心区电路工作电压1~1.3V.沟道长50~70nm，栅介质25~30Å，SD扩展结20~30nm。而I/O电路（连接芯片外围电路的接口）电压1.8V/2.5V/3.3V.，沟道长;100~200nm,栅介质厚40~70Å漏源扩展结深300~500Å。核心逻辑电路较小的操作电压是为了降低操作时功率消耗。器件核心区第一次栅氧化后光刻漂洗掉，第二次生长核心区栅氧化层保留，I/O区器件进行两次栅氧化，氧化层较厚]。

3.2淀积多晶硅3000Å/掺杂，淀积氮氧化硅300Å（硬掩膜）、PECVD二氧化硅。见图6

3.3光刻/刻蚀硬掩膜，去胶，刻蚀多晶硅。见图7.

用热磷酸去除氮化硅，多晶硅热生长氧化层（牺牲氧化层）20Å。（多晶硅侧壁上也有一些）见图8.

注：高k金属栅工艺中，本工序为虚设临时栅叠层（ILD之后进行置换）。

4. 补偿隔离：淀积氮化硅50Å~150Å——回刻（无掩蔽刻蚀）在栅侧壁形成补偿隔离层，用于隔离LDD离子注入横向扩散（减弱短沟道效应）。补偿隔离刻蚀后剩下20Å氮氧化硅层。

4.1淀积氮化硅，等离子刻蚀（回刻）留下侧墙。见图9

为了减弱短沟道效应，补偿隔离用于隔开由于LDD离子注入引起的横向扩散。

5.nLDD/pLDD轻掺杂漏离子注入目的是在沟道区与漏源之间形成缓变掺杂分布+口袋注入可以改善短沟道效应。图10

5.1生长牺牲氧化层/光刻，打开nmos区，掩蔽pmos

5.1.1为避免热载流子注入效应，对nmos进行低能量、浅结深砷离子注入，形成轻掺杂区。

5.1.2为防止漏源穿通，进行口袋注入硼，注入深度较深，能量较高，晶圆调成45°角，注入过程中晶圆旋转4次。

5.2。去胶，光刻，打开pmos区（掩蔽其他区域）

5.2.1对pmos进行pLDD离子注入，注入BF2，能量较低，射程较短，形成轻掺杂区。

5.2.2口袋离子注入磷离子，注入较深，能量较高。晶圆调成45°角，注入过程中晶圆旋转4次。去胶清洗，

利用牺牲氧化层非晶化使注入离子散射，避免通道效应（结深过长）进行掺杂（PAI）。

5.3去胶后RTA尖峰退火950℃去除缺陷并激活注入离子，形成轻掺杂漏LDD.和口袋（pocket）注入，提高衬底与漏源交界面的掺杂浓度，降低漏源耗尽区宽度，抑制漏致势壘降低DIBL效应. 见图10

5.4以上是核心区LDD工艺，I/O区LDD工艺与上述相似，继续分别光刻/离子注入。因I/O区不是短沟道器件故没有口袋离子注入。

6.侧墙主隔离：环绕多晶硅栅的介质层，保护LDD结构防止重掺杂漏源离子注入时进入LDD扩展区。图11

6.1LPCVD淀积二氧化硅150Å（四乙基原硅酸盐氧化物TEOS）衬垫层，缓冲氮化硅的应力，并作为氮化硅刻蚀停止层。

6.2氮化硅200Å，防止栅与漏源之间漏电，再淀积二氧化硅复合层700Å。

6.3干法回刻蚀。因垂直方向介质较厚，在刻蚀同样厚度时拐角处留下未被刻蚀掉的氧化硅，形成双重侧墙，保护轻掺杂漏LDD结构。见图11.

7.漏源注入，重掺杂形成PN结同时多晶硅掺杂降低电阻

7.1生长牺牲氧化层，光刻，打开nmos区（掩蔽pmos区域）n+离子注入。（低能量浅深度，重掺杂砷离子注入）。去胶，800℃在氢气中RTA退火。

7.2光刻，打开pmos区（掩蔽nmos区域）p+离子注入,（低能量浅深度重掺杂BF2离子注入）。

7.3去胶后进行RTA尖峰退火800℃。（较浅的漏源结深会减小短沟道效应SCE）见图12.

注：采用应变硅技术制作源漏，见本文末尾*7。

8.形成Ni-Pt金属硅化物，降低接触电阻。

8.1淀积二氧化硅，光刻/刻蚀。覆盖不需要形成金属硅化物区域。HF漂洗，清除自然氧化层。

8.2.，PVD溅射含5%~10%的铂的镍铂合金100Å，淀积氮化钛250Å（防止NiPt在RTA流动导致不均匀）

8.3氮气中RTA-1（200~300℃形成高阻Ni2PtSi）.

8.4 湿法去除TiN和没有与硅反应的NiPt.(防止短路）

8.5RTA-2,氮气中，400~450℃将高阻态Ni2PtSi转换为低阻态的NiPtSi2

8.6淀积氮化钛TiN覆盖层（保护Ni-Pt薄膜）。见图13

注1：去除没有反应的NiPt.用稀85℃王水或盐酸+双氧水。但常用硫酸+双氧水比HCl基效果好。

注2：（镍中加入Pt有利于浅接触面均匀性，阻止镍在硅中快速扩散而导致栅极产生翅膀型镍硅化物。）

9. ILD是器件与第一层金属之间的介质，完成ILD-1之后进行高k金属栅替换临时虚拟栅。接触孔是器件与第一层金属之间的连接通道，钨栓填充接触孔。

9.1淀积二氧化硅ILD-1,

9.1.1，PECVD氦作用下硅烷与一氧化二氮反应（400℃）淀积氮氧化硅，（防止硼磷硅玻璃中B/P析出影响衬底器件）。

9.1.2.SACVD淀积TEOS-O3二氧化硅(400℃)淀积硼磷硅玻璃2000Å，[TEOS-O3+B(OC2H2）+PO(OC2H5)加热]之后660℃氮气中回流，清洗去除析出的硼和磷。

9.1.3 SACVD淀积氧化层5000Å。与下面的氧化硅，氮氧化硅包裹密封磷硅玻璃。

9.1.4抛光CMP，停止在多晶硅层，干法刻蚀去除多晶硅和湿法腐蚀临时栅氧化层。见图14.

9.1.5 预清洗，淀积界面氧化层（IL）和高K介质HfO2

9.1.6淀积覆盖层TiN/TaN氮化钛/氮化钽.见图15

9.1.7淀积p型功函数氮化钽层约40Å，见图16

9.1.8光刻打开nmos湿法刻蚀上次淀积的p型功函数氮化钽。

9.1.9淀积n型功函数铝钛（TiAlN）约30Å.图16

9.1.10光刻/淀积氮化钛/钛/铝电极层，之后CMP平坦化抛光。

9.2 淀积第二层介质ILD-2。见图17

9.2.1 SACVD二氧化硅5000Å，隔离磷硅玻璃与上层金属，避免析出硼、磷影响金属布线质量。

9.2.2 PECVD淀积氮氧化硅200Å，（抗反射层），

9.2.3制作接触孔（连接器件与第一层金属）。首先光刻/高密度等离子刻蚀接触孔，然后PVD淀积钛150Å/氮化钛50Å，阻止硅与钨化学反应。（钨的阻挡层与粘结层）。

9.2.4速退火RTA 700℃，钛/氮化钛与硅合金化，降低接触电阻。

9.2.5.钨淀积：反应腔中通入气体WF6+SiH4+H2.钨淀积进入接触孔和硅片表面。

9.2.6. CMP抛光钨，抛光掉Ti/TiN层（氧化硅为停止层）。再多研磨一段时间防止接触孔之间短路。图17

10.第一层金属布线,M1（将不同区域的接触孔连接并连接上层通孔）。第一层金属之间的隔离是超低k介质绝缘层IMD-1，材料是SiCOH。 见图18

10.1淀积第一层金属刻蚀停止层PECVD（SiCN）300Å，—PECVD淀积SiCOH(3000Å),—淀积二氧化硅250Å（TEOS400℃）用于包裹密封覆盖多孔超低K介质(SiCOH)，同时防止光刻工艺中氧自由基破坏超低k介质。

10.2 SiCOH淀积方法：DEMS（Di-甲基乙氧基硅烷）和CHO（氧化环乙烯或C6H10O）淀积具有CxHy的OSG有机复合膜，利用超紫外线（UV）和可见光处理排出有机体，最终形成多孔的SiCOH介质膜。

10.3淀积TiN硬掩膜300Å（防反射层）

10.4. TiN上涂胶—光刻/刻蚀M-1第一层金属的TiN硬掩膜—去胶—以硬掩膜为掩蔽刻蚀氧化层/SiCOH以SiCN为停止层-湿法腐蚀SiCN-—淀积Ta/TaN粘附/阻挡层和铜种子层—电镀铜—CMP平坦化（以TiN下面的氧化层为停止层），形成金属1（M-1）互联布线. 见图18图19

10.5刻蚀方法：等离子刻蚀腔体通入CF4+CHF3+CO混合气体，SiCN为停止层

11.制作IMD-2，通孔-1和金属-2

11.1淀积二氧化硅IMD-2A,淀积第一层金属刻蚀停止层PECVD（SiCN-2）600Å，—PECVD淀积SiCOH(3500Å),—淀积SiCN -1 ，600Å作为第一次刻蚀停止层， 用于包裹密封覆盖多孔超低K介质(SiCOH)，同时防止铜扩散。

11.2 再淀积SiCOH 3000Å，

11.3 TEOS分解淀积二氧化硅500Å。

11.4 淀积氮化钛硬掩膜。

12.通孔1（连接第一层金属与第二层金属）和金属层M2制作。

12.1光刻/刻蚀金属层M2（铜布线槽）氮化钛硬掩膜（暴露金属布线区）—去胶。见图20

12.2，涂胶光刻通孔（仅暴露通孔），等离子刻蚀通孔。SiCN-1为停止层，湿法去除SiCN。去胶。见图21

12.3 以硬掩膜为掩蔽，继续刻蚀金属层M2和通孔。以SiCN-2为停止层。湿法去除SiCN-2。见图22

12.4 淀积Ta/TaN作为粘附层和铜的阻挡层。

12.5. 淀积铜种子层，电镀铜。

12.5抛光CMP铜。防止短路。清洗。见图23

重复上述可制作多层布线。......

13. 顶层金属之下介质隔离，隔离顶层铝与下层布线

13.1淀积SiCN刻蚀停止层600Å。

13.2在400℃淀积二氧化硅3000Å。（低温淀积硅氧化物）

13.3淀积氮化硅（400℃）300Å。

14. 顶层金属铝互连线：因为铜易氧化且不能生成钝化层，也不能制作压焊盘，故铝作为顶层金属。

14.1光刻/刻蚀氮化硅，二氧化硅，停止在SiCN层。

14.2 去胶，去除SiCN。淀积Ti/TiN.阻挡层/粘附层，（阻挡铝扩散，钛与铝形成TiAl3改善电迁徙，）

14.3 淀积铝铜层（铝合金中含铜0.5%，含硅1%，铝98.5%）

PVD氩离子轰击靶淀积AlCu层8500Å。（顶层有大电流电源线，需要宽厚金属层，）

14.4淀积钛/氮化钛350Å作为焊盘钝化层刻蚀停止层，隔离铝与二氧化硅，且具有防反射作用。见图24.

14.5. 光刻焊盘，铝布线，通入氯气Cl2等离子刻蚀焊盘。去胶，湿法去除参与氯离子。见图25

14.6 淀积1000Å二氧化硅。（400℃），

15.淀积氧化硅，氮化硅形成钝化层，阻挡水蒸气和可动离子扩散，保护芯片免于受潮，污染及划伤。

15.1HDPCVD磷硅玻璃8000Å（低温），

15.2 400℃淀积氮化硅12000Å

15.3 光刻压焊盘（PAD）作为测试连接点和和封装连线窗口。刻蚀停止在氮化钛层。

15.4 去胶，退火，合金。（400℃通入氮气和氢气）30分钟。合金再结晶，改善金属与氧化层界面，使之更紧密（增密）减小接触电阻，释放金属应力。见图26

15.5测试晶圆，测试晶圆上下左右中间5点工艺控制检测参数。及显微镜检查。

*7.漏源用应变硅技术代替离子注入重掺杂工艺

*7.1用LPCVD淀积SiO2（作为外延材料的阻挡层）

*7.2光刻/刻蚀掉nmos有源区域氧化层，选择性刻蚀衬底硅，形成凹槽。见图*7.1

*7.3经过多次淀积和多次湿法刻蚀，在n型有源区凹槽内外延生长单晶态SiC，同时进行磷掺杂。（漏源区形成凸起）见图7.2

*7.4用LPCVD淀积SiO2（作为外延SiGe应变材料的阻挡层）

*7.5光刻/刻蚀掉pmos有源区域氧化层，选择性刻蚀衬底硅，形成凹槽.图*7.3

*7.6经过多次淀积和多次湿法刻蚀，在p型有源区凹槽内外延生长单晶态SiGe应变材料，同时进行硼掺杂。（漏源区形成凸起）图*7.4

不妥之处请指教。

张红专 保定无线电实验厂（原保定无线电二厂）高级工程师。

邮箱;nam3002@163.com